本文介绍了一种多个不同功能模块并行处理数据时，保证报文输出顺序的方法。采用添加seq num的方式记录输入报文的顺序，并在输出端口进行比对。

本文介绍了使用PDS开发工具的emac IP核时，需要注意的几点事项，以避免重复出现配置错误。

本文针对项目中需要的将avmm接口转为apb接口，使用system verilog编写FPGA模块，实现通过原有的avmm接口对新apb接口模块进行寄存器控制。

在FPGA模块开发过程中，有时会出现多个模块向同一个模块发起申请请求，并接收返回结果的情况，这种情况需要进行调度。本文以三种方法为例，提出了使用verilog进行模块调度的一些方法。

在设计FPGA 逻辑时，必须要保证信号对齐在正确的时钟周期。然而，FPGA开发过程中，单独面对代码或者在纸上画时序图来分析时序，很容易会遗漏部分需要分析的关键点，或者产生错误。通过仿真波形来看又有一些不便。Wavedrom Editor就是这样一款开源的时序图绘制工具，通过编辑json文件可以画出各种时序图以供分析。

Pango Design Suite（简称PDS）是FPGA厂商紫光同创自主研发的开发环境。本文提供了在linux系统下使用脚本来建立FPGA工程的方法，减少建立工程的重复工作。

本文为HPS EMAC接口开发的第一篇，讲述了HPS和EMAC接口的基本知识，简要介绍了EMAC接口的接口格式，并基于Agilex器件在quartus prime pro中创建了附带有GMII协议的EMAC通道的HPS系统，j为下一步的接口开发做准备。

本文在上一篇专栏的基础上，对FPGA部分的GMII协议HPS EMAC接口数据通道进行设计和实现，实现了HPS与FPGA的以太网报文数据交互。

本文介绍了在quartus中常用的两个上板调试工具，ISSP和signal tap logic analyzer，并简要介绍了其基本功能和使用方法。ISSP可以查看和驱动FPGA内部的实时信号，STP具有在某种条件下抓取和查看波形的功能。

在FPGA中，以太网数据包的传送需遵循一定的协议。当数据包出现缺少sop、缺少eop、长度错误等异常情况时，链路上的以太网数据包实际上是错误的。我们可以在FPGA中采用在缓存FIFO前增加过滤器的手段，将异常数据包检测出来并上报，阻止异常数据的进一步传播。