本文是《HPS（硬核处理器系统）开发》系列的第二篇，基于 Intel 官方 Golden System Reference Design（GSRD）。思路是：先用官方工程跑通，再在此基础上做最小改动。

本文是《HPS（硬核处理器系统）开发》系列的第三篇，承接前两篇的概念和 GSRD 快速上手，目标是：在 Quartus + Platform Designer 中，从零搭建一个“最小 HPS 系统”硬件工程，且尽量不依赖特定开发板和官方 GSRD。这里的“最小”并不是说功能最弱，而是指：只保留 HPS 正常跑系统所必需的 IP 模块，避免复杂的外围逻辑，把注意力集中在 HPS + DDR 这一条主干上。

本文是《HPS（硬核处理器系统）开发》系列的第4篇，承接第 3 篇的“最小 HPS 硬件系统”。在硬件只保留 HPS + DDR 的前提下，我们来完成另一半工作：让 HPS 真正“跑起来”——从 BootROM 一直到 Linux 登录提示。重点放在三件事上：1. 弄清楚最小 HPS 系统的启动链路长什么样；2. 如何为自定义硬件准备 FSBL / SSBL / Linux / 根文件系统；3. 如何利用 Quartus 的 Programming File Generator 打包成 `jic`，并在板子上调试和验证。

本文详细介绍了Intel FPGA SoC中HPS地址映射的工作机制，包括地址空间结构、HPS与FPGA通信接口、Platform Designer设计中的地址配置以及调试方法，为SoC系统开发提供实用指导。

介绍紫光同创DDR IP接口以及不同接口的转换逻辑。

本文主要介绍HPS（硬核处理器系统）在SoC FPGA中的核心架构、与FPGA协同机制，及其在工业控制、网络加速等场景的应用与开发流程。