基于IB协议对RDMA重传机制进行概述性记录

本文针对项目中需要的将avmm接口转为apb接口，使用system verilog编写FPGA模块，实现通过原有的avmm接口对新apb接口模块进行寄存器控制。

在FPGA模块开发过程中，有时会出现多个模块向同一个模块发起申请请求，并接收返回结果的情况，这种情况需要进行调度。本文以三种方法为例，提出了使用verilog进行模块调度的一些方法。

本文解析了PCIe 配置空间、BAR 空间原理及实操，助力理解硬件通信逻辑与排查问题。​ 配置空间是设备 “硬件说明书”（4KB 寄存器，PCIe 3.0 + 可扩展），分基本寄存器（存厂商 / 设备 ID）、能力寄存器（记链路速率等），Linux 用lspci、Windows 用设备管理器可查。​ BAR 空间是 “内存地址通行证”（6 个 32 位寄存器），分配分 “设备请求 - 系统分配” 两步，含 MMIO（高速设备用）、IO 端口（老旧设备用）两类，lspci -v或设备管理器 “资源” 项可查。​ 二者通过 “扫描配置空间 - 分配 BAR 地址 - CPU 交互数据” 三阶段联动。​ 文章提供问题排查思路（如设备未识别查 ID、性能差查链路参数），强调二者是硬件通信基石，理解其原理可高效应对 PCIe 设备问题。

当前以太网拥塞控制技术中，PFC和DCQCN虽然在特定场景下表现良好，但都存在明显的局限性。随着数据中心规模扩大和流量模式复杂化，纯链路层PFC和基于ECN的DCQCN已难以满足所有场景需求。本文将分析这些技术的局限性，并探讨替代方案，包括确定性网络、多路径技术、BBR拥塞控制算法以及SDN动态调度等，从延迟、吞吐量和资源利用效率三个维度进行比较，为不同应用场景提供更优的拥塞控制选择。

在芯片设计与验证的流程中，UVM（Universal Verification Methodology） 已经成为验证工程师的“标配工具”。无论是 SoC 验证、网络协议模块验证，还是针对智能网卡、DPU 的 parser 这类复杂模块，UVM 都能提供良好的验证框架与复用能力。那么，如何从零构建一个UVM验证系统？本文将为你梳理一条清晰的路线图，并结合一个分层协议解析模块（parser）的实际场景，为你展示验证系统的核心要素。

本文详细介绍了Intel FPGA SoC中HPS地址映射的工作机制，包括地址空间结构、HPS与FPGA通信接口、Platform Designer设计中的地址配置以及调试方法，为SoC系统开发提供实用指导。

介绍紫光同创DDR IP接口以及不同接口的转换逻辑。

本文介绍了TCAM的实现原理和优化方案，可以应用于芯片设计、FPGA实现等，在网络设备领域有重要作用。

在设计FPGA 逻辑时，必须要保证信号对齐在正确的时钟周期。然而，FPGA开发过程中，单独面对代码或者在纸上画时序图来分析时序，很容易会遗漏部分需要分析的关键点，或者产生错误。通过仿真波形来看又有一些不便。Wavedrom Editor就是这样一款开源的时序图绘制工具，通过编辑json文件可以画出各种时序图以供分析。

Pango Design Suite（简称PDS）是FPGA厂商紫光同创自主研发的开发环境。本文提供了在linux系统下使用脚本来建立FPGA工程的方法，减少建立工程的重复工作。

UVM验证中使用verdi快速定位问题的实例分享

基于armv8处理器介绍ATF的smc消息处理流程

紫金DPU的崛起，正是这场静默革命的核心注脚。它不是又一个技术名词的堆砌，而是数据中心从"成本中心"向"价值引擎"蜕变的关键跳板。本文将穿透技术迷雾，从商业价值、生态重构、隐性成本三个维度，揭示紫金DPU如何重塑数据中心的底层逻辑。

在万物智联时代，全球数据量正以指数级速度爆发。数据公司（IDC）预测，到2025年全球数据总量将达到175ZB，相当于每秒产生超过1.1TB的持续数据流。面对如此庞大的数据洪流，传统以CPU为中心的计算架构逐渐显露出瓶颈——当CPU核心被大量用于处理网络协议栈、数据加密、存储虚拟化等通用任务时，真正用于业务计算的算力资源被严重挤占。这种矛盾在云计算、人工智能、高性能计算等场景中愈发突出，催生了数据处理单元（DPU）这一全新计算范式的崛起。 作为DPU领域的重要技术流派，紫金架构通过硬件与软件的深度协同创新，正在重塑数据中心的基础设施层。本文将从技术演进、架构设计、应用场景三个维度，深度解析紫金DPU如何突破传统架构桎梏，构建面向未来的智能算力底座。

作为DPU领域的重要技术流派，紫金架构通过硬件与软件的深度协同创新，正在重塑数据中心的基础设施层。本文将从技术演进、架构设计、应用场景三个维度，深度解析紫金DPU如何突破传统架构桎梏，构建面向未来的智能算力底座。

在数字化转型的浪潮中，企业的关注焦点始终停留在应用层创新：人工智能如何优化决策、大数据如何驱动增长、区块链如何重塑信任。然而，当业务部门为算力不足而焦虑时，当CFO为暴涨的IT开支而皱眉时，一个根本性问题正在被忽视——数据中心的基础设施架构，这个支撑数字经济的"隐形底座"，正在经历百年未遇的范式革命。 紫金DPU的崛起，正是这场静默革命的核心注脚。它不是又一个技术名词的堆砌，而是数据中心从"成本中心"向"价值引擎"蜕变的关键跳板。本文将穿透技术迷雾，从商业价值、生态重构、隐性成本三个维度，揭示紫金DPU如何重塑数据中心的底层逻辑。

本文将穿透技术迷雾，从商业价值、生态重构、隐性成本三个维度，揭示紫金DPU如何重塑数据中心的底层逻辑。

在集成电路设计中，标准单元（Standard Cell）是构建复杂数字电路的基础模块，而HVT（High Voltage Threshold）单元与LVT（Low Voltage Threshold）单元则是其中两个重要的工艺变体。它们通过调整晶体管的阈值电压（Vth），在功耗、速度和面积之间实现不同的设计目标。本文将解析两者的原理、差异及应用场景。

本文介绍了PCIe设备的配置空间，bar空间分配以及置PCIe设备MSI-X和SRIOV capability配置。

本文描述了UD模式下AH的创建、删除。send/recv 和 poll cq.

本文详细介绍了 GICv2（Generic Interrupt Controller version 2）的配置流程，重点聚焦于 GIC - 400 寄存器的配置。首先阐述了 GICv2 配置的重要性与基本概念，接着深入剖析关键寄存器的作用及配置方法，并结合代码示例进行说明，旨在帮助开发者更好地理解和实现 GICv2 的中断管理。

Quarts中时序优化的工具的使用指南

基于FPGA的云主机技术，本文提出将Host的PCIe PF和PCIe VF枚举过程的交互由SOC来实现，FPGA仅透传相关的配置包，从而达到可灵活扩展PCIe PF和PCIe VF规模的目标，同时FPGA资源可以更有效的专注于数据通道的加速。

STREAM 是一个专门用于测量系统内存带宽性能的基准测试工具，它主要关注于评估在大规模数据移动（主要是向量操作）时，系统内存的实际数据传输速率。

本文主要介绍HPS（硬核处理器系统）在SoC FPGA中的核心架构、与FPGA协同机制，及其在工业控制、网络加速等场景的应用与开发流程。

简述eq的初始化过程，描述了async event和ceq的处理过程。

本文为HPS EMAC接口开发的第一篇，讲述了HPS和EMAC接口的基本知识，简要介绍了EMAC接口的接口格式，并基于Agilex器件在quartus prime pro中创建了附带有GMII协议的EMAC通道的HPS系统，j为下一步的接口开发做准备。

本文在上一篇专栏的基础上，对FPGA部分的GMII协议HPS EMAC接口数据通道进行设计和实现，实现了HPS与FPGA的以太网报文数据交互。