- 该文章主要目的是总结基于intel ip core 的PFC功能需要配置的寄存器以及最终结果展示。穆****飞2025-12-1150
- 本文是《HPS（硬核处理器系统）开发》系列的第二篇，基于 Intel 官方 Golden System Reference Design（GSRD）。思路是：先用官方工程跑通，再在此基础上做最小改动。
Du_carry2025-12-1130 - 本文是《HPS（硬核处理器系统）开发》系列的第三篇，承接前两篇的概念和 GSRD 快速上手，目标是：在 Quartus + Platform Designer 中，从零搭建一个“最小 HPS 系统”硬件工程，且尽量不依赖特定开发板和官方 GSRD。这里的“最小”并不是说功能最弱，而是指：只保留 HPS 正常跑系统所必需的 IP 模块，避免复杂的外围逻辑，把注意力集中在 HPS + DDR 这一条主干上。Du_carry2025-12-1100
- 本文深入浅出地科普了计算机PCIe总线中的关键通信机制——中断。文章将中断形象地比喻为外部设备（如显卡、网卡）与CPU之间的“门铃”或“紧急热线”，解释了它如何让设备在需要时高效地“打断”CPU，从而实现实时响应。 文章重点对比了两种主流的中断类型：基于信号的INTx传统方式和基于消息的现代MSI/MSI-X方式。通过图文并茂的示意图和对比表格，清晰地阐述了MSI/MSI-X机制如何通过直接向内存写入消息来触发中断，从而实现更低延迟、更高可扩展性和更精准的CPU核心定向，成为高性能硬件的首选。 此外，文章还结合NVMe硬盘和网卡等实际场景，说明了中断与DMA（直接内存访问）技术如何协同工作，极大提升数据传输效率。最后，文章展望了中断技术的未来趋势，并提供了在Linux系统中查看中断信息的实用命令，将抽象原理与实际应用紧密相连。c****f2025-12-1110
- 本文是《HPS（硬核处理器系统）开发》系列的第4篇，承接第 3 篇的“最小 HPS 硬件系统”。在硬件只保留 HPS + DDR 的前提下，我们来完成另一半工作：让 HPS 真正“跑起来”——从 BootROM 一直到 Linux 登录提示。重点放在三件事上：1. 弄清楚最小 HPS 系统的启动链路长什么样；2. 如何为自定义硬件准备 FSBL / SSBL / Linux / 根文件系统；3. 如何利用 Quartus 的 Programming File Generator 打包成 `jic`，并在板子上调试和验证。Du_carry2025-12-1100
- 拼包切包操作在智能网卡中必不可少，可以绕过CPU和内核进而降低延迟。然而拼切包在FPGA中的外围实现结构会影响到最终的效果，包括资源利用率和维护难度。 本文探讨了FPGA在RDMA（远程直接内存访问）场景下实现数据拼包（聚合非连续内存块）与切包（按PMTU分片）的三种外围硬件架构方案： Ping-Pang RAM方案：通过双RAM交替缓存数据，逻辑简单但资源利用率低，适合报文长度固定的场景。 单RAM方案：合并RAM空间并动态管理地址，优化资源占用，但读写控制逻辑复杂，调试难度高。 FIFO同步方案：利用FIFO同步边带信息与数据流，显著降低逻辑复杂度，提升可维护性，适合高动态数据场景。c****q2025-12-0420
- 本文介绍了MPT表读写仲裁的逻辑，重点介绍状态机在FPGA中的实现c****q2025-12-0440
- 本文介绍了一种多个不同功能模块并行处理数据时，保证报文输出顺序的方法。采用添加seq num的方式记录输入报文的顺序，并在输出端口进行比对。cuixinyu2025-11-2830
- 本文介绍了使用PDS开发工具的emac IP核时，需要注意的几点事项，以避免重复出现配置错误。cuixinyu2025-11-2810
- 基于IB协议对RDMA重传机制进行概述性记录c****c2025-09-26280
- 本文针对项目中需要的将avmm接口转为apb接口，使用system verilog编写FPGA模块，实现通过原有的avmm接口对新apb接口模块进行寄存器控制。cuixinyu2025-09-2630
- 在FPGA模块开发过程中，有时会出现多个模块向同一个模块发起申请请求，并接收返回结果的情况，这种情况需要进行调度。本文以三种方法为例，提出了使用verilog进行模块调度的一些方法。cuixinyu2025-09-2630
- 本文解析了PCIe 配置空间、BAR 空间原理及实操，助力理解硬件通信逻辑与排查问题。 配置空间是设备 “硬件说明书”（4KB 寄存器，PCIe 3.0 + 可扩展），分基本寄存器（存厂商 / 设备 ID）、能力寄存器（记链路速率等），Linux 用lspci、Windows 用设备管理器可查。 BAR 空间是 “内存地址通行证”（6 个 32 位寄存器），分配分 “设备请求 - 系统分配” 两步，含 MMIO（高速设备用）、IO 端口（老旧设备用）两类，lspci -v或设备管理器 “资源” 项可查。 二者通过 “扫描配置空间 - 分配 BAR 地址 - CPU 交互数据” 三阶段联动。 文章提供问题排查思路（如设备未识别查 ID、性能差查链路参数），强调二者是硬件通信基石，理解其原理可高效应对 PCIe 设备问题。c****f2025-09-16180
- 当前以太网拥塞控制技术中，PFC和DCQCN虽然在特定场景下表现良好，但都存在明显的局限性。随着数据中心规模扩大和流量模式复杂化，纯链路层PFC和基于ECN的DCQCN已难以满足所有场景需求。本文将分析这些技术的局限性，并探讨替代方案，包括确定性网络、多路径技术、BBR拥塞控制算法以及SDN动态调度等，从延迟、吞吐量和资源利用效率三个维度进行比较，为不同应用场景提供更优的拥塞控制选择。c****n2025-07-23201
- 在芯片设计与验证的流程中，UVM（Universal Verification Methodology） 已经成为验证工程师的“标配工具”。无论是 SoC 验证、网络协议模块验证，还是针对智能网卡、DPU 的 parser 这类复杂模块，UVM 都能提供良好的验证框架与复用能力。那么，如何从零构建一个UVM验证系统？本文将为你梳理一条清晰的路线图，并结合一个分层协议解析模块（parser）的实际场景，为你展示验证系统的核心要素。luohw52025-07-03160
- 本文详细介绍了Intel FPGA SoC中HPS地址映射的工作机制，包括地址空间结构、HPS与FPGA通信接口、Platform Designer设计中的地址配置以及调试方法，为SoC系统开发提供实用指导。Du_carry2025-07-01220
- 介绍紫光同创DDR IP接口以及不同接口的转换逻辑。Du_carry2025-06-27210
- 本文介绍了TCAM的实现原理和优化方案，可以应用于芯片设计、FPGA实现等，在网络设备领域有重要作用。乱序不丢包2025-06-23490
- 在设计FPGA 逻辑时，必须要保证信号对齐在正确的时钟周期。然而，FPGA开发过程中，单独面对代码或者在纸上画时序图来分析时序，很容易会遗漏部分需要分析的关键点，或者产生错误。通过仿真波形来看又有一些不便。Wavedrom Editor就是这样一款开源的时序图绘制工具，通过编辑json文件可以画出各种时序图以供分析。cuixinyu2025-06-23160
- Pango Design Suite（简称PDS）是FPGA厂商紫光同创自主研发的开发环境。本文提供了在linux系统下使用脚本来建立FPGA工程的方法，减少建立工程的重复工作。cuixinyu2025-06-17330
- RDMA（远程直接内存访问）技术通过绕过操作系统内核的高效数据传输机制，大幅提升分布式系统性能。CM（Communication Management）建链作为 RDMA 通信的基础环节，负责在网络节点间建立逻辑连接通道，分为面向可靠传输的 RC QP 建链和无连接的 UD QP 建链两种模式。本文以通俗语言解析 CM 建链的核心概念与流程，帮助技术社区快速理解这一底层通信机制的工作原理。c****n2025-06-12591
- UVM验证中使用verdi快速定位问题的实例分享c****c2025-05-26330
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- 紫金DPU的崛起，正是这场静默革命的核心注脚。它不是又一个技术名词的堆砌，而是数据中心从"成本中心"向"价值引擎"蜕变的关键跳板。本文将穿透技术迷雾，从商业价值、生态重构、隐性成本三个维度，揭示紫金DPU如何重塑数据中心的底层逻辑。c****72025-05-20120
- 在万物智联时代，全球数据量正以指数级速度爆发。数据公司（IDC）预测，到2025年全球数据总量将达到175ZB，相当于每秒产生超过1.1TB的持续数据流。面对如此庞大的数据洪流，传统以CPU为中心的计算架构逐渐显露出瓶颈——当CPU核心被大量用于处理网络协议栈、数据加密、存储虚拟化等通用任务时，真正用于业务计算的算力资源被严重挤占。这种矛盾在云计算、人工智能、高性能计算等场景中愈发突出，催生了数据处理单元（DPU）这一全新计算范式的崛起。 作为DPU领域的重要技术流派，紫金架构通过硬件与软件的深度协同创新，正在重塑数据中心的基础设施层。本文将从技术演进、架构设计、应用场景三个维度，深度解析紫金DPU如何突破传统架构桎梏，构建面向未来的智能算力底座。c****72025-05-16170
- 作为DPU领域的重要技术流派，紫金架构通过硬件与软件的深度协同创新，正在重塑数据中心的基础设施层。本文将从技术演进、架构设计、应用场景三个维度，深度解析紫金DPU如何突破传统架构桎梏，构建面向未来的智能算力底座。c****72025-05-16280
- 在数字化转型的浪潮中，企业的关注焦点始终停留在应用层创新：人工智能如何优化决策、大数据如何驱动增长、区块链如何重塑信任。然而，当业务部门为算力不足而焦虑时，当CFO为暴涨的IT开支而皱眉时，一个根本性问题正在被忽视——数据中心的基础设施架构，这个支撑数字经济的"隐形底座"，正在经历百年未遇的范式革命。 紫金DPU的崛起，正是这场静默革命的核心注脚。它不是又一个技术名词的堆砌，而是数据中心从"成本中心"向"价值引擎"蜕变的关键跳板。本文将穿透技术迷雾，从商业价值、生态重构、隐性成本三个维度，揭示紫金DPU如何重塑数据中心的底层逻辑。c****72025-05-1680
- 本文将穿透技术迷雾，从商业价值、生态重构、隐性成本三个维度，揭示紫金DPU如何重塑数据中心的底层逻辑。c****72025-05-1650
- 在集成电路设计中，标准单元（Standard Cell）是构建复杂数字电路的基础模块，而HVT（High Voltage Threshold）单元与LVT（Low Voltage Threshold）单元则是其中两个重要的工艺变体。它们通过调整晶体管的阈值电压（Vth），在功耗、速度和面积之间实现不同的设计目标。本文将解析两者的原理、差异及应用场景。c****n2025-05-061310
- 本文介绍了PCIe设备的配置空间，bar空间分配以及置PCIe设备MSI-X和SRIOV capability配置。w****n2025-04-18320
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- 该文章主要目的是总结基于intel ip core 的PFC功能需要配置的寄存器以及最终结果展示。
- 本文是《HPS（硬核处理器系统）开发》系列的第二篇，基于 Intel 官方 Golden System Reference Design（GSRD）。思路是：先用官方工程跑通，再在此基础上做最小改动。
- 本文是《HPS（硬核处理器系统）开发》系列的第三篇，承接前两篇的概念和 GSRD 快速上手，目标是：在 Quartus + Platform Designer 中，从零搭建一个“最小 HPS 系统”硬件工程，且尽量不依赖特定开发板和官方 GSRD。这里的“最小”并不是说功能最弱，而是指：只保留 HPS 正常跑系统所必需的 IP 模块，避免复杂的外围逻辑，把注意力集中在 HPS + DDR 这一条主干上。
- 本文深入浅出地科普了计算机PCIe总线中的关键通信机制——中断。文章将中断形象地比喻为外部设备（如显卡、网卡）与CPU之间的“门铃”或“紧急热线”，解释了它如何让设备在需要时高效地“打断”CPU，从而实现实时响应。 文章重点对比了两种主流的中断类型：基于信号的INTx传统方式和基于消息的现代MSI/MSI-X方式。通过图文并茂的示意图和对比表格，清晰地阐述了MSI/MSI-X机制如何通过直接向内存写入消息来触发中断，从而实现更低延迟、更高可扩展性和更精准的CPU核心定向，成为高性能硬件的首选。 此外，文章还结合NVMe硬盘和网卡等实际场景，说明了中断与DMA（直接内存访问）技术如何协同工作，极大提升数据传输效率。最后，文章展望了中断技术的未来趋势，并提供了在Linux系统中查看中断信息的实用命令，将抽象原理与实际应用紧密相连。
- 本文是《HPS（硬核处理器系统）开发》系列的第4篇，承接第 3 篇的“最小 HPS 硬件系统”。在硬件只保留 HPS + DDR 的前提下，我们来完成另一半工作：让 HPS 真正“跑起来”——从 BootROM 一直到 Linux 登录提示。重点放在三件事上：1. 弄清楚最小 HPS 系统的启动链路长什么样；2. 如何为自定义硬件准备 FSBL / SSBL / Linux / 根文件系统；3. 如何利用 Quartus 的 Programming File Generator 打包成 `jic`，并在板子上调试和验证。
- 拼包切包操作在智能网卡中必不可少，可以绕过CPU和内核进而降低延迟。然而拼切包在FPGA中的外围实现结构会影响到最终的效果，包括资源利用率和维护难度。 本文探讨了FPGA在RDMA（远程直接内存访问）场景下实现数据拼包（聚合非连续内存块）与切包（按PMTU分片）的三种外围硬件架构方案： Ping-Pang RAM方案：通过双RAM交替缓存数据，逻辑简单但资源利用率低，适合报文长度固定的场景。 单RAM方案：合并RAM空间并动态管理地址，优化资源占用，但读写控制逻辑复杂，调试难度高。 FIFO同步方案：利用FIFO同步边带信息与数据流，显著降低逻辑复杂度，提升可维护性，适合高动态数据场景。
- 本文介绍了MPT表读写仲裁的逻辑，重点介绍状态机在FPGA中的实现
- 本文介绍了一种多个不同功能模块并行处理数据时，保证报文输出顺序的方法。采用添加seq num的方式记录输入报文的顺序，并在输出端口进行比对。
- 本文介绍了使用PDS开发工具的emac IP核时，需要注意的几点事项，以避免重复出现配置错误。
- 基于IB协议对RDMA重传机制进行概述性记录
- 本文针对项目中需要的将avmm接口转为apb接口，使用system verilog编写FPGA模块，实现通过原有的avmm接口对新apb接口模块进行寄存器控制。
- 在FPGA模块开发过程中，有时会出现多个模块向同一个模块发起申请请求，并接收返回结果的情况，这种情况需要进行调度。本文以三种方法为例，提出了使用verilog进行模块调度的一些方法。
- 本文解析了PCIe 配置空间、BAR 空间原理及实操，助力理解硬件通信逻辑与排查问题。 配置空间是设备 “硬件说明书”（4KB 寄存器，PCIe 3.0 + 可扩展），分基本寄存器（存厂商 / 设备 ID）、能力寄存器（记链路速率等），Linux 用lspci、Windows 用设备管理器可查。 BAR 空间是 “内存地址通行证”（6 个 32 位寄存器），分配分 “设备请求 - 系统分配” 两步，含 MMIO（高速设备用）、IO 端口（老旧设备用）两类，lspci -v或设备管理器 “资源” 项可查。 二者通过 “扫描配置空间 - 分配 BAR 地址 - CPU 交互数据” 三阶段联动。 文章提供问题排查思路（如设备未识别查 ID、性能差查链路参数），强调二者是硬件通信基石，理解其原理可高效应对 PCIe 设备问题。
- 当前以太网拥塞控制技术中，PFC和DCQCN虽然在特定场景下表现良好，但都存在明显的局限性。随着数据中心规模扩大和流量模式复杂化，纯链路层PFC和基于ECN的DCQCN已难以满足所有场景需求。本文将分析这些技术的局限性，并探讨替代方案，包括确定性网络、多路径技术、BBR拥塞控制算法以及SDN动态调度等，从延迟、吞吐量和资源利用效率三个维度进行比较，为不同应用场景提供更优的拥塞控制选择。
- 在芯片设计与验证的流程中，UVM（Universal Verification Methodology） 已经成为验证工程师的“标配工具”。无论是 SoC 验证、网络协议模块验证，还是针对智能网卡、DPU 的 parser 这类复杂模块，UVM 都能提供良好的验证框架与复用能力。那么，如何从零构建一个UVM验证系统？本文将为你梳理一条清晰的路线图，并结合一个分层协议解析模块（parser）的实际场景，为你展示验证系统的核心要素。
- 本文详细介绍了Intel FPGA SoC中HPS地址映射的工作机制，包括地址空间结构、HPS与FPGA通信接口、Platform Designer设计中的地址配置以及调试方法，为SoC系统开发提供实用指导。
- 介绍紫光同创DDR IP接口以及不同接口的转换逻辑。
- 本文介绍了TCAM的实现原理和优化方案，可以应用于芯片设计、FPGA实现等，在网络设备领域有重要作用。
- 在设计FPGA 逻辑时，必须要保证信号对齐在正确的时钟周期。然而，FPGA开发过程中，单独面对代码或者在纸上画时序图来分析时序，很容易会遗漏部分需要分析的关键点，或者产生错误。通过仿真波形来看又有一些不便。Wavedrom Editor就是这样一款开源的时序图绘制工具，通过编辑json文件可以画出各种时序图以供分析。
- Pango Design Suite（简称PDS）是FPGA厂商紫光同创自主研发的开发环境。本文提供了在linux系统下使用脚本来建立FPGA工程的方法，减少建立工程的重复工作。
- RDMA（远程直接内存访问）技术通过绕过操作系统内核的高效数据传输机制，大幅提升分布式系统性能。CM（Communication Management）建链作为 RDMA 通信的基础环节，负责在网络节点间建立逻辑连接通道，分为面向可靠传输的 RC QP 建链和无连接的 UD QP 建链两种模式。本文以通俗语言解析 CM 建链的核心概念与流程，帮助技术社区快速理解这一底层通信机制的工作原理。
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- 基于armv8处理器介绍ATF的smc消息处理流程
- 紫金DPU的崛起，正是这场静默革命的核心注脚。它不是又一个技术名词的堆砌，而是数据中心从"成本中心"向"价值引擎"蜕变的关键跳板。本文将穿透技术迷雾，从商业价值、生态重构、隐性成本三个维度，揭示紫金DPU如何重塑数据中心的底层逻辑。
- 在万物智联时代，全球数据量正以指数级速度爆发。数据公司（IDC）预测，到2025年全球数据总量将达到175ZB，相当于每秒产生超过1.1TB的持续数据流。面对如此庞大的数据洪流，传统以CPU为中心的计算架构逐渐显露出瓶颈——当CPU核心被大量用于处理网络协议栈、数据加密、存储虚拟化等通用任务时，真正用于业务计算的算力资源被严重挤占。这种矛盾在云计算、人工智能、高性能计算等场景中愈发突出，催生了数据处理单元（DPU）这一全新计算范式的崛起。 作为DPU领域的重要技术流派，紫金架构通过硬件与软件的深度协同创新，正在重塑数据中心的基础设施层。本文将从技术演进、架构设计、应用场景三个维度，深度解析紫金DPU如何突破传统架构桎梏，构建面向未来的智能算力底座。
- 作为DPU领域的重要技术流派，紫金架构通过硬件与软件的深度协同创新，正在重塑数据中心的基础设施层。本文将从技术演进、架构设计、应用场景三个维度，深度解析紫金DPU如何突破传统架构桎梏，构建面向未来的智能算力底座。
- 在数字化转型的浪潮中，企业的关注焦点始终停留在应用层创新：人工智能如何优化决策、大数据如何驱动增长、区块链如何重塑信任。然而，当业务部门为算力不足而焦虑时，当CFO为暴涨的IT开支而皱眉时，一个根本性问题正在被忽视——数据中心的基础设施架构，这个支撑数字经济的"隐形底座"，正在经历百年未遇的范式革命。 紫金DPU的崛起，正是这场静默革命的核心注脚。它不是又一个技术名词的堆砌，而是数据中心从"成本中心"向"价值引擎"蜕变的关键跳板。本文将穿透技术迷雾，从商业价值、生态重构、隐性成本三个维度，揭示紫金DPU如何重塑数据中心的底层逻辑。
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- 在集成电路设计中，标准单元（Standard Cell）是构建复杂数字电路的基础模块，而HVT（High Voltage Threshold）单元与LVT（Low Voltage Threshold）单元则是其中两个重要的工艺变体。它们通过调整晶体管的阈值电压（Vth），在功耗、速度和面积之间实现不同的设计目标。本文将解析两者的原理、差异及应用场景。
- 本文介绍了PCIe设备的配置空间，bar空间分配以及置PCIe设备MSI-X和SRIOV capability配置。
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